研究背景
二维（2D）半导体是由单层或少层原子组成的材料，因其优异的电子和物理性质成为了研究热点。它们具有无悬挂键的表面，这使其能够在不受传统晶格匹配限制的情况下与各种基板集成。因此，2D半导体在单片三维（M3D）集成中展示了巨大的潜力，能够大大提高器件密度和性能。然而，由于2D半导体的原子级薄体厚度，它们在微电子领域中的各种高能量工艺中存在兼容性问题，这使得多层2D电路的M3D集成变得极具挑战性。例如，高温沉积和等离子体处理等工艺可能会损害2D材料的结构和电气特性，从而影响底层器件的性能。有鉴于此，湖南大学刘渊教授等人曾提出了多种替代方法，以实现低温M3D集成，从而避免高能工艺对2D材料的损害。在他们努力中，范德瓦尔斯（vdW）层压技术脱颖而出。这种方法通过在牺牲晶圆上预先制造所有器件和电路组件，然后在低温下将这些组件整体层压到2D半导体上，从而避免了直接在2D材料上进行侵蚀性工艺的需要。最新成果在“Nature”期刊上发表了题为“Monolithic three-dimensional tier-by-tier integration via van der Waals lamination”的研究论文。通过这一方法，研究人员成功地在大规模上实现了具有多个电路层的M3D系统，且底层2D晶体管在集成多层电路后未受影响。详细的电气特性测试表明，这种方法能够保持器件的高性能，并实现了多种逻辑和异质结构的系统功能。这一研究结果展示了一种低能量、高效的M3D集成方法，为未来2D半导体和其他新兴半导体材料的三维集成提供了新的可能性。
研究内容
图1展示了一种一步范德瓦尔斯（vdW）集成的制造过程。首先，在牺牲硅晶圆上预制了包括源漏电极、层间互连、层间介电层等在内的标准电路层组件。然后，通过机械剥离和vdW转移技术，将电路层物理层压到目标2D表面上。这一过程的关键是将温度控制在低至120°C，以确保2D晶格不受损伤。通过这种方法，研究者成功制备了一个10层M3D电路系统。在图中，a-c显示了整个制造过程的示意图，d-h展示了各个步骤的实际图像。具体来说，在图1a中，研究者展示了电路层的预制过程，包括各种组件层的堆叠。图1b展示了电路层从硅晶圆上机械剥离的过程。而图1c展示了电路层通过vdW转移技术层压到目标2D表面上的情况。图1d和e展示了在2英寸牺牲基板上预制的电路层的光学图像，而图1f展示了最终器件的光学图像，其中MoS2通道由红色虚线框突出显示。最终，图1g和h展示了成功实现的10层M3D系统的示意图和光学图像。通过这项研究，研究者成功地开发了一种低温、低能量的制造方法，实现了2D半导体与多层电路的M3D集成。 图2主要展示了通过不同的制造过程对MoS2晶体管的电学特性进行测量。首先，在图2a和b中，研究者对MoS2晶体管进行了传输曲线和输出曲线的测量，结果显示，在顶部集成了多个电路层（1至10层）后，底部晶体管表现出了一致的设备性能。具体来说，在1 V偏置电压下，观察到了高达106以上的开关比，并且提取了42 cm2V−1s−1的电子迁移率μ和3.6 kΩμm的接触电阻Rc。这些性能与在300 nm SiO2基板上的标准单层MoS2晶体管的性能相当，表明vdW层压过程不会影响MoS2器件的固有特性。进一步，通过逐层vdW堆叠10个电路层，研究者观察到底部MoS2晶体管在每个层集成后表现出了一致的电学性能，如图2a和b所示。此外，研究者还展示了在十层叠加M3D系统中的100个器件中，这些器件展现出一致的电性能，尽管分布在不同的层中。 图2. 使用不同制造工艺的 MoS2 晶体管的电气特性。图3展示了通过vdW M3D集成在不同层之间连接器件来实现更复杂的逻辑功能。首先，在图3a中，研究者展示了由位于不同层的两个MoS2晶体管组成的n型金属-氧化物-半导体反相器的横截面示意图和电路图。通过在不同的顶部电路层之间垂直连接，研究者成功地构建了此逻辑门。在图3b中，研究者展示了该反相器的电压传输特性，结果显示在不同的漏-源电压（Vdd）下，产生了锐利的电压转变，得到了高达96的电压增益。此外，在图3c和d中，研究者还构建了由位于三个不同层中的MoS2晶体管组成的NAND和NOR逻辑功能。图3e和f展示了这些逻辑电路的输入-输出功能，在3 V的漏-源电压下，所得到的NAND和NOR函数表明所构建的电路能够成功实现所需的逻辑操作。这些逻辑功能的实现表明了通过vdW M3D集成在不同层之间连接器件可以实现更复杂的电路功能，为3D集成电路中的信号传输和逻辑运算提供了重要的基础。 图3. 通过 vdW M3D 集成多个电路层实现逻辑功能。图4展示了异质M3D集成和垂直互连的实验结果。在图4a-c中，研究者构建了一个传感器-逻辑系统，通过vdW M3D集成实现。他们利用vdW ITVs垂直连接了一个顶部的传感器层和一个底部的NAND逻辑层，使系统输出电压同时受到传感器层内光学输入和逻辑层内电气输入的控制。实验结果表明，在输入为VinA和VinB时，NAND逻辑器件的输出遵循明确的时间关系，且系统的输入-输出表明了系统的正常逻辑功能。在图4d-f中，研究者构建了一个逻辑-存储器系统，通过vdW M3D集成实现。他们将逻辑电路层层压在存储器电路层上，并通过开关将逻辑电路的输出电压连接到存储器电路的输入电压。实验结果显示，当逻辑器件的输入变化时，存储器器件的写入和读取功能也相应变化，证明了逻辑-存储器的功能实现。
总结展望
本文提出了一种创新的M3D集成方法，通过逐层干法层压二维半导体电路层，克服了传统M3D集成的热预算限制和底层性能降级问题。这一方法不仅避免了高温加工对二维晶体的损伤，还保证了器件的性能和质量。通过实现10层大尺寸二维晶体管的M3D集成，证明了这一方法的可行性和有效性。此外，研究还展示了该技术在构建异质功能电路和垂直互连方面的潜力，进一步拓展了M3D集成的应用领域。这一创新为未来三维集成电路的发展提供了新思路和新方法，为实现更高性能、更复杂功能的M3D器件打下了坚实的基础。Lu, D., Chen, Y., Lu, Z. et al. Monolithic three-dimensional tier-by-tier integration via van der Waals lamination. Nature (2024). https://doi.org/10.1038/s41586-024-07406-z
